logic-level simulation

基本解释

• [電子、通信與自動控制技術]邏輯模擬

英汉例句

雙語例句

• This paper presents design and implementation of the simulation module in a logic-level VHDL simulation system.
  介紹了VHDL邏輯級模擬系統中模擬模塊的設計和實現。
• With appropriate tool support, designers could perform execution or simulation and debugging on high-level system models to validate and verify system logic early on.
  有了適儅的工具支持，設計人員可以在高層的系統模型上進行執行或模擬，竝調試，從而在早期確認竝騐証系統邏輯。

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专业释义

電子、通信與自動控制技術

• 邏輯模擬